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FPGA で PSK31 (DE0 Nano 編 送信 その2) [Digital Mode]

 FPGA で PSK31 (DE0 Nano 編 送信 その2)です。

今回は固定の送信データを繰り返し発生する、データ生成部を作ってみました。

これが ModelSim でのシミュレーション結果です。
TX_data.jpg
丸の中は v のコードを示しています。

これは Quartus II で合成した全体回路です。
RTL_full.jpg
アドレス・カウンターと固定の送信データが入っている ROM とで出来ています。

これはアドレス・カウンターの合成結果です。
RTL_addr_counter.jpg

これは ROM データ部です。
RTL_ROM.jpg
ROM がメモリブロックで作られています。

つぎはこれを DE0 nano に書いて、LabTool で動作を確認して見る予定です。

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